Hệ sinh thái 2 nm GAAFET của TSMC đã dần hoàn thiện, khai thác vào năm 2025

Khác với các tiến trình bán dẫn 7 / 5 / 3 nm trước đó, việc chuyển sang 2 nm (N2) của TSMC sẽ tốn nhiều thời gian và chi phí hơn do áp dụng kỹ thuật sản xuất nanosheet gate-all-around (GAA) hoàn toàn mới so với FinFET.

Chip bán dẫn là một ngành kinh doanh đa chiều và có tính phức tạp cao. Nó không chỉ là việc các hãng gia công bán dẫn phải luôn cải tiến để có được công nghệ mới, mà còn đòi hỏi những công ty khác có liên quan tới quá trình phát triển công nghệ, tài liệu kỹ thuật, công cụ thiết kế chip… cũng phải liên tục thay đổi thì những con chip mới mới có điều kiện để ra đời.

Một cách so sánh tương đối dễ tiếp cận hơn là ngành xây dựng, chỉ mỗi thợ hồ hoặc đốc công thì bạn vẫn không đủ khả năng để làm ra những công trình lớn. Bạn cần cả những công ty chuyên cung cấp nguyên vật liệu, bạn cần cả kiến trúc sư có năng lực lẫn những kỹ sư công trình biết cách tạo ra toà nhà cũng như biết cách khắc phục sự cố khi xảy ra vấn đề ngoài ý muốn. Nói nôm na thì, xây nhà cũng gần như là xây… chip, bạn cần tất cả cùng vào cuộc thì mọi thứ mới suôn sẻ được.



Ngoài ra riêng với mảng chip bán dẫn, kể cả “khách hàng”, những công ty “lên đơn” để yêu cầu TSMC hay Samsung gia công sản phẩm cho, cũng buộc “phải hiểu” về công nghệ bán dẫn mà họ đang đặt hàng. Lý do là vì mỗi tiến trình bán dẫn ở từng công ty sẽ khác nhau – transistor 3 nm của TSMC sẽ khác 3 nm của Samsung. Người ta không thể cứ vác bản thiết kế chip dùng cho 3 nm của TSMC qua đưa Samsung và hy vọng con chip thành phẩm sẽ y hệt nhau. Đó là chưa kể mỗi tiến trình bán dẫn của từng hãng còn có các biến thể phụ – mà nếu khách hàng không hiểu đúng sẽ dẫn tới việc chọn nhầm tiến trình không phù hợp cho sản phẩm của mình. Ví dụ một con chip hiệu suất cao (thường trên 3 GHz) sẽ cần nhiều vật liệu chuyên biệt hơn các con chip tiết kiệm điện.

Đây là lý do tại sao việc triển khai công nghệ 2 nm của TSMC sẽ mất nhiều thời gian hơn các công nghệ tính từ thời điểm 16 nm ra mắt cách đây 10 năm. 16 nm là tiến trình đầu tiên TSMC áp dụng kỹ thuật FinFET còn 2 nm sẽ là tiến trình đầu tiên áp dụng kỹ thuật GAA.

Về mặt giản lược, FinFET là cuộc cách mạng đầu tiên trong việc thiết kế transistor khi “lật ngang” kênh dẫn điện (source & drain) nhằm đạt hiệu ứng trường (field effect) tốt hơn so với kỹ thuật Planar đã tồn tại từ rất lâu. Song khi yêu cầu transistor phải nhỏ đi càng cao thì FinFET cũng dần tới giới hạn của nó. GAA hoặc nanowire/nanosheet chính là câu trả lời mà các hãng bán dẫn kỳ vọng sẽ thay thế được FinFET. Một cách khái quát, GAA sẽ có nhiều kênh dẫn điện nằm trong cùng một cổng tín hiệu (gate) so với chỉ 1 kênh ở FinFET. Thiết kế này giúp ổn định tín hiệu FET hơn trong kích thước transistor vẫn tiếp tục nhỏ đi. Nhưng điểm trừ của GAA là việc làm ra transistor sẽ phức tạp hơn (chúng ta sẽ có bài viết sâu hơn về vấn đề này). Do đó tất cả các công ty có liên quan tới bán dẫn sẽ phải điều chỉnh lại toàn bộ khi chuyển giao từ FinFET sang GAA.

Trong sự kiện Open Innovation Platform (OIP) tại châu Âu mới đây, TSMC đã “cảnh báo” các khách hàng cần sử dụng những công cụ thiết kế, kiểm định lẫn thư viện tài nguyên mới nhất khi muốn làm ra những con chip 2 nm. Mặc dù nghe có vẻ khó khăn, song điểm sáng mà hãng nêu ra là những thứ trên – các công cụ EDA (Electronic Design Automation), kiểm định, IP, kể cả IP analog – cũng đã đều có mặt trên thị trường. Dan Kochpatcharin, trưởng đơn vị quản lý thiết kế hạ tầng tại TSMC, phát biểu: “Đối với N2, chúng tôi cần làm việc sớm hơn 2 năm bởi vì nanosheet rất khác biệt. Các công cụ EDA buộc phải sẵn sàng từ trước, nên nhóm OIP phải làm việc sớm hơn với các đối tác. Chúng tôi gửi một lượng lớn kỹ sư để làm việc với các đối tác EDA, IP cũng như là các đơn vị khác”.



Tính tới hiện tại, các bộ EDA lớn đến từ Cadence hay Synopsys, Ansys hay Siemens đều đã được TSMC chứng nhận, do đó các hãng thiết kế phát triển chip đã có thể dùng chúng. Ngoài ra, bộ EDA của Cadence và Synopsys cũng đã sẵn sàng cho những ai có nhu cầu chuyển giao các thiết kế analog. Riêng sản phẩm của Cadence còn hỗ trợ cả tính năng phân phối điện nền backside có trong tiến trình N2P.

Nhưng việc phát triển các thư viện IP sẽ tốn nhiều thời gian hơn. Tuy các IP tiêu chuẩn như standard cell, GPIO/ESD, PLL, SRAM và ROM cho cả chip hiệu suất cao lẫn di động đều đã có mặt, thì những IP cho non-volatile memory, interface hay chiplet vẫn chưa được hoàn thiện. Điều này có thể khiến việc thiết kế chip của một số công ty bị trì hoãn ở một số công đoạn. Song nhìn chung, chúng sẽ sớm có mặt trên thị trường để kịp với tiến độ ra mắt tiến trình TSMC 2 nm vào 2025.

“(Việc phát triển IP cho các transistor nanosheet) không chỉ là khó hơn, mà còn tốn nhiều thời gian quy trình hơn. Một số công ty cung cấp IP sẽ cần phải học lại bởi vì nanosheet rất khác biệt. Để chuyển từ Planar sang FinFET không chỉ là khó hơn, mà bạn còn phải biết cách làm ra FinFET. Nên việc đó là tương tự khi bạn cần phải biết cách làm ra nanosheet. Vậy anh sẽ cần thêm thời gian để học. Nhưng một khi đã học được rồi thì mọi thứ sẽ dễ dàng. Đó là lý do tại sao chúng tôi cần phải xuất phát sớm”, Kochpatcharin mô tả.